Pegelsensitives Scandesign - Level-sensitive scan design

Level-Sensitive Scan Design (LSSD) ist Teil eines Testprozesses zur Herstellung integrierter Schaltungen . Es handelt sich um ein DFT-Scan-Design- Verfahren, das separate System- und Scan-Takte verwendet, um zwischen Normal- und Testmodus zu unterscheiden. Latches werden paarweise verwendet, jeder hat einen normalen Dateneingang, Datenausgang und Takt für den Systembetrieb. Für den Testbetrieb bilden die beiden Latches ein Master/Slave-Paar mit einem Scan-Eingang, einem Scan-Ausgang und nicht überlappenden Scan-Takten A und B, die während des Systembetriebs niedrig gehalten werden, aber bewirken, dass die Scan-Daten gelatcht werden, wenn sie während des Scans hoch gepulst werden .

	  ____
	 |    |
 Sin ----|S   |
 A ------|>   |
	 |   Q|---+--------------- Q1
 D1 -----|D   |   |
 CLK1 ---|>   |   |
	 |____|	  |    ____
		  |   |	   |
		  +---|S   |
 B -------------------|>   |
		      |	  Q|------ Q2 / SOut
 D2 ------------------|D   |
 CLK2 ----------------|>   |
		      |____|

In einer LSSD-Konfiguration mit einem einzelnen Latch wird der zweite Latch nur für den Scanvorgang verwendet. Die Verwendung als zweiter System-Latch reduziert den Silizium-Overhead.

Siehe auch


Dieser Artikel basiert auf Material, das vor dem 1. November 2008 aus dem Free Online Dictionary of Computing entnommen wurde und unter die "Relicensing"-Bedingungen der GFDL , Version 1.3 oder höher, aufgenommen wurde.